Den taiwanesiska tillverkaren TSMC väntas bryta en lång period av stiltje inom skalning av cacheminne med introduktionen av 1,4 nanometer (A14). Sedan introduktionen av 5 nanometer (N5) år 2020 har en högdensitetscell med sex transistorer (6T) haft samma storlek om 0,021 µm², men med A14 som planeras gå in i produktion 2028 krymps detta med 19 procent till 0,017 µm².
| Volymproduktion (år) | Tillverkningsteknik | Bitcell-storlek (6T) | Krympning (procent) |
| 2011 | 28 nanometer | 0,127 µm² | – |
| 2014 | 20 nanometer | 0,080 µm² | 37% |
| 2016 | 16 nanometer (16FF) | 0,074 µm² | 7,5% |
| 2017 | 10 nanometer (10FF) | 0,042 µm² | 43,2% |
| 2018 | 7 nanometer (N7) | 0,027 µm² | 35,7% |
| 2020 | 5 nanometer (N5) | 0,021 µm² | 22,2% |
| 2022 | 3 nanometer (N3) | 0,021 µm² | – |
| 2025 | 2 nanometer (N2) | 0,021 µm² | – |
| 2028 | 1,4 nanometer (A14) | 0,017 µm² | 19% |
Det cacheminne som är vanligast förekommande i logikkretsar är Static Random-Access Memory (SRAM), vars design gör det svårare att krympa i samma takt som logiktransistorer. Varje SRAM-cell (bit) består av sex transistorer, där fyra bildar två korskopplade inverterare som håller det lagrade värdet (0 eller 1) och två fungerar som access-transistorer. Vid läsning måste access-transistorerna ge sense-förstärkaren en tydlig signal utan att rubba cellens tillstånd, medan de vid skrivning måste vara starka nog att tvinga cellen till ett nytt värde. När transistorerna krymps får små variationer i tröskelspänning och drivförmåga allt större betydelse, vilket gör det svårare att upprätthålla stabilitet vid läsningar och skrivningar.
Krympning av cacheminne blir allt viktigare i takt med att industrin tar fram allt snabbare beräkningskretsar, såsom system- (SoC) och grafikkretsar (GPU) för AI-acceleratorer, vilka behöver allt större cacheminne för att hålla data nära beräkningsenheterna. När SRAM inte krymps betyder det direkt att cacheminnet tar upp allt mer kretsyta – som annars hade kunnat användas till just fler beräkningsenheter.
En direkt konsekvens är att det blir allt mindre attraktivt att tillverka SRAM på de senaste spjutspetsteknikerna, där kostnaden per kvadratmillimeter (mm²) skenar – en kiselskiva från TSMC tillverkad på 1,4 nanometer tros landa på 45 000 USD jämfört med 30 000 USD för 2 nanometer. Utvecklingen, eller brist på sådan, är orsaken till att intresset för chiplet-lösningar ökar. Ett konkret exempel är AMD, som tillverkar ett separat cacheminne – marknadsfört som 3D V-Cache – på en äldre nod för att sedan stapla det ovanpå en beräkningskrets för att öka mängden cacheminne med 200 procent.
