Det har i årtionden spekulerats i att den fysiska gränsen för krympning av transistorer snart är nådd. Gång på gång har halvledarindustrin visat att så inte är fallet, men jakten på mindre, mer energieffektiva och högpresterande transistorer blir allt svårare. Samtidigt har kostnadsfördelarna vid krympning till mer avancerade noder vänt till nackdelar, där kostnaden per transistor rentav börjat stiga för nya generationer.
Nyligen presenterade Interuniversity Microelectronics Centre (IMEC) en färdplan för framtida transistorkrympning, där de förutspår A2 eller 0,2 nanometer år 2036. IMEC är en av branschens mindre framstående aktörer, men kan ändå klassas som en av de viktigare aktörerna i halvledarindustrin. Hos IMEC möts rivaler likt Intel, TSMC och Samsung, leverantörer som ASML och Applied Materials, samt EDA-aktörerna Cadence och Synopsys, för att tillsammans definiera nästa generations verktyg och mjukvaror för kretstillverkning.
Ovannämnda utmaningar gällande transistorkrympning och kostnader är ett växande problem, påpekar IMEC. Den historiska dubbleringen i beräkningskraft vartannat år gäller inte längre, samtidigt växer efterfrågan exponentiellt. För att möta efterfrågan inom nya områden som maskinlärning och artificiell intelligens (AI) skulle chiptillverkare behöva öka beräkningskraften hos sina kretsar var sjätte månad.
För att kontra detta ser IMEC framför sig en tredelad lösning. Den ena är fortsatt krympning av transistorer kombinerat med nya tekniker för paketering, det andra nya material och arkitekturer, det tredje samoptimering av systemteknik (SCTO). På tillverkningssidan behövs föga förvånande fler och mer avancerade EUV-verktyg, vilka båda kan sänka kostnaderna och tid för tillverkning.
Med krympning av transistorer ökar effekter som strömläckage och kvanttunnling, något som går att stävja med nya transistortekniker. Samsung gick nyligen in i produktion på 3 nanometer, där den stora nyheten är introduktionen av transistortypen Gate-All-Around Field-Effect-Transistor (GAAFET). TSMC och Intel väntas introducera sina tekniker med motsvarande transistorer under perioden 2024–2025. Redan nu talar IMEC om att nya transistorer kommer krävas för ytterligare skalning, med atomära kanaler runt 2032.
För att leverera högre beräkningskraft krävs mer än möjligheten att klämma in fler transistorer på en krets. Energieffektivitet är en minst lika viktig del och här krävs Back End of Line-förbättringar (BEOL), den del i tillverkningsprocessen där ledningar mellan transistorer för signaler och strömleveranser etsas.
De förbättringar IMEC talar om ska Intel introducera år 2024 och tekniken kallar bolaget för Powervia. Idag sker leveranser av både ström och signaler på ovansidan av transistorn, men med Powervia flyttar strömdelen till baksidan. På så vis mildras spänningsfall, det blir möjligt att få upp prestandan på transistorerna och det blir lättare att dra ledningsbanor mellan transistorerna, vilket i sin tur sänker resistens och kapacitans.
Lösningen som är en del av framtiden är dock inte helt utan problem. Med strömdelen på undersidan försvåras värmeavledning och kylning av kretsen, men det tror IMEC går att lösa genom användning av nya material där grafen är en av många kandidater. Kretsdesigners behöver ändå ha detta i åtanke när de designar sina kretsar för att undvika så kallade hot spots.
Avslutningsvis på SCTO-sidan arbetar IMEC med Cadence på EDA-mjukvara för att förenkla designer av 3D- och 2.5D-kretsar, det vill säga kretsar som staplas på höjd respektive byggs på bredden. Med allt detta går det konstatera att det finns en färdplan för framtida innovationer inom det mest komplicerade mänskligheten förmår att tillverka, men att skala kretsar till nivåer där ledningsbanor är ett fåtal transistorer breda kommer bli en utmaning.
